1. Електронний науковий архів Науково-технічної бібліотеки Національного університету "Львівська політехніка"
2. Електронний архів Науково-технічної бібліотеки
3. Вісники та науково-технічні збірники, журнали
4. Радіоелектроніка та телекомунікації
5. Радіоелектроніка та телекомунікації. – 2002. – №440

Title:	Path delay fault coverage in pseudorandom test sequences
Authors:	Sosnowski, J.
Affiliation:	Warsaw University of Technology
Bibliographic description (Ukraine):	Sosnowski J. Path delay fault coverage in pseudorandom test sequences / J. Sosnowski // Вісник Національного університету “Львівська політехніка”. — Львів : Видавництво Національного університету “Львівська політехніка”, 2002. — № 440 : Радіоелектроніка та телекомунікації. — С. 26–32.
Bibliographic description (International):	Sosnowski J. Path delay fault coverage in pseudorandom test sequences / J. Sosnowski // Visnyk Natsionalnoho universytetu "Lvivska politekhnika". — Lviv : Vydavnytstvo Natsionalnoho universytetu "Lvivska politekhnika", 2002. — No 440 : Radioelektronika ta telekomunikatsii. — P. 26–32.
Is part of:	Вісник Національного університету “Львівська політехніка”, 440 : Радіоелектроніка та телекомунікації, 2002
Journal/Collection:	Вісник Національного університету “Львівська політехніка”
Issue:	440 : Радіоелектроніка та телекомунікації
Issue Date:	27-Mar-2001
Publisher:	Видавництво Національного університету “Львівська політехніка”
Place of the edition/event:	Львів Lviv
UDC:	YДK 612.396
Number of pages:	7
Page range:	26-32
Start page:	26
End page:	32
URI:	https://ena.lpnu.ua/handle/ntb/47902
Copyright owner:	© Національний університет “Львівська політехніка”, 2002 © Sosnowski J., 2002
References (Ukraine):	1. R. C. Aitken, Nanometer technology effects on fault models for 1C testing IEEE Computer, November 1999, pp.46-51. 2. D. Bhattarcharya, P. Agrawal, V D. AgraWal, Test generation for path delay faults using binary decision diagrams, IEEE Transaction on Computers, vol.44, no.3L March, 1995, pp.434-447. 3. C-A. Chen, S. K, Gupta, Design o f efficient BIST test pattern generators for delay testings IEEE Transactions on Computer Aided Design o f Integrated Circuits and Systems, vol.15, no. 12, Dec. 1996, pp. 1568-1575. 4. R. David, Random testing of digital circuits, Marcel Dekker Inc., New York, 1998. 5. K. Fuchs, F. Fink; MH. Schulltz, Dynamite: an efficient automatic test pattern generation system for path delay faults, IEEE Transactions on Computer-Aided Design, vol.10, no. 10, October, 1991, pp.1323-1335. 6. D. Kagaris, S. Tragoudas, D. Karayiannis, Improved nonenumerative path delay fault coverage based on optimal polynomial time algorithms, IEEE Transactions on Computer Aided Design o f Integrated Circuits and Systems, vol 16, no.3, 1997, pp.309-315, 7. I. Pomeranz, S.M. Reddy, On achieving complete coverage of delay faults in full scan circuits using locally available lines, Proceedings of IEEE International Test Conference, 1999, pp.923-931. 8. C. P. Ralikumar, A. Mittal, Hierarchical delay fault simulation, Proceedings of 12th IEEE International Conference on VLSI Design, 1999, pp. 635-639. 9. J. Savir, W. McAnney, Random pattern testability o f delay faultst IEEE Transactions on Computers, vol.37, no. 3L March, 1998, pp.291-300. 10. J. Savir, Skewed-load transition test: part 1 and part 2, Proceedings o f IEEE Int: Test Conference, 1999, pp. 705-722. 11. J. Sosnowski, T. Wabia, T. Bech, Pathy delay fault testability andlisis, Proc. of IEEE Int Symposium on Defect and Fault Tolerance, 2000, pp.338-346. 12. U. Sparmann, D. Luxenburger, et ah, Fast identification o f robust dependent path delay faults^Proceedings of 32nd Design Automation Conference, IEEE Computer Society, 1995, pp. 119-125. 13. S. Tragoudas, Accurate path delay fault coverage is feasible, Proceedings o f IEEE International Test Conference, 1999, pp.201-210. 14. S. Underwood, WO. Law, S. K'ahg, H. Konuk, Fastpath: a path delay test test generator for standard scan designs, Proceedings o f IEEE Int. Test Conference, 1999, pp. 154-163. 15. P. Varma, On path delay testing in a standard scan environment, Proceedings o f IEEE Int. Test Conference, 1999, pp.164-173. 16. Scope Logic Products, Application and Data Manual, Texas Instruments, 1996.
References (International):	1. R. C. Aitken, Nanometer technology effects on fault models for 1C testing IEEE Computer, November 1999, pp.46-51. 2. D. Bhattarcharya, P. Agrawal, V D. AgraWal, Test generation for path delay faults using binary decision diagrams, IEEE Transaction on Computers, vol.44, no.3L March, 1995, pp.434-447. 3. C-A. Chen, S. K, Gupta, Design o f efficient BIST test pattern generators for delay testings IEEE Transactions on Computer Aided Design o f Integrated Circuits and Systems, vol.15, no. 12, Dec. 1996, pp. 1568-1575. 4. R. David, Random testing of digital circuits, Marcel Dekker Inc., New York, 1998. 5. K. Fuchs, F. Fink; MH. Schulltz, Dynamite: an efficient automatic test pattern generation system for path delay faults, IEEE Transactions on Computer-Aided Design, vol.10, no. 10, October, 1991, pp.1323-1335. 6. D. Kagaris, S. Tragoudas, D. Karayiannis, Improved nonenumerative path delay fault coverage based on optimal polynomial time algorithms, IEEE Transactions on Computer Aided Design o f Integrated Circuits and Systems, vol 16, no.3, 1997, pp.309-315, 7. I. Pomeranz, S.M. Reddy, On achieving complete coverage of delay faults in full scan circuits using locally available lines, Proceedings of IEEE International Test Conference, 1999, pp.923-931. 8. C. P. Ralikumar, A. Mittal, Hierarchical delay fault simulation, Proceedings of 12th IEEE International Conference on VLSI Design, 1999, pp. 635-639. 9. J. Savir, W. McAnney, Random pattern testability o f delay faultst IEEE Transactions on Computers, vol.37, no. 3L March, 1998, pp.291-300. 10. J. Savir, Skewed-load transition test: part 1 and part 2, Proceedings o f IEEE Int: Test Conference, 1999, pp. 705-722. 11. J. Sosnowski, T. Wabia, T. Bech, Pathy delay fault testability andlisis, Proc. of IEEE Int Symposium on Defect and Fault Tolerance, 2000, pp.338-346. 12. U. Sparmann, D. Luxenburger, et ah, Fast identification o f robust dependent path delay faults^Proceedings of 32nd Design Automation Conference, IEEE Computer Society, 1995, pp. 119-125. 13. S. Tragoudas, Accurate path delay fault coverage is feasible, Proceedings o f IEEE International Test Conference, 1999, pp.201-210. 14. S. Underwood, WO. Law, S. K'ahg, H. Konuk, Fastpath: a path delay test test generator for standard scan designs, Proceedings o f IEEE Int. Test Conference, 1999, pp. 154-163. 15. P. Varma, On path delay testing in a standard scan environment, Proceedings o f IEEE Int. Test Conference, 1999, pp.164-173. 16. Scope Logic Products, Application and Data Manual, Texas Instruments, 1996.
Content type:	Article
Appears in Collections:	Радіоелектроніка та телекомунікації. – 2002. – №440

Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.